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* 《汉书·地理志》:“阳关、玉门关，皆都尉治”。

* 《后汉书，西域传》阳嘉四年“乃令敦煌太守发诸国兵及玉门关候、伊吾司马救车师”

* 唐道宣《释迦方志》“其中道者，从鄯州东川行百余里，又北出六百余里至凉州，东去京师二千里。从凉州西而少北四百七十里至甘州，又西四百里至肃州，又西少北七十五里至故玉门关，关在南北山间。又西减四百里至瓜州，西南入碛，三百余里至沙州，又西南入碛，七百余里至纳缚波故国，即娄兰地，亦名鄯善。又西南千余里至折摩陀那故国，即沮沫地，又西六百余里至都罗故国，皆荒城耳”

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锡德维尔（Cideville，sidvil）是法国滨海塞纳省的一个市镇，属于鲁昂区。

（P625）面积P2046，位于法国诺曼底大区滨海塞纳省，该省份为法国北部沿海省份，其西部及北部濒大西洋英吉利海峡，东起顺时针与索姆省、瓦兹省、厄尔省和卡尔瓦多斯省接壤。

与接壤的市镇（或旧市镇、城区）包括：P47。

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在电子学中，通道晶体管逻辑（PTL: pass transistor logic），描述了几个用于集成电路设计的逻辑家族。它使用减少冗余晶体管的方法，减少了用于制作不同逻辑门的所需的晶体管数量。晶体管作为开关用于导通电路节点之间逻辑电平，而不是作为与电压源直接连接的开关. 此减少了有源器件的数量, 但有一个缺点即输出电平可能不会再高于输入电平。每一个串联的晶体管使得输出电压低于输入电压。如果几个器件在逻辑路径中串联，一般都需要一个传统的门去恢复信号电压到满值；而作为对比, 传统的CMOS逻辑总是作为电源轨道的晶体管开关，故逻辑电平在串联中不会减少。

既然因为输入信号与输出信号之间少了一些分隔，设计者必须注意评估一些意外的电路路径的影响。为了使设计正确工作，设计规则限制了电路的安排，所以可以避免一些隐蔽的路径、电荷分享、与低速的开关。仿真的电路可能需要去保证足够的性能。

互补通道晶体管逻辑（CPL）或差分通道晶体管逻辑是具有某些优点的一个逻辑家族。它通常用于多路选择器与门闩.

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